恩智浦推出LPC5500和i.MX RT600微控制器,保护物联网边缘计算安全

[导读] Cortex M33 MCU首次全面功能实施方案

昨日,知名半导体厂商恩智浦(NXP)在北京举办了一场产品沟通会,对刚刚推出的LPC5500微控制器及i.MX RT600跨界处理器两款产品进行了展示和讲解,同时针对中国市场的发展进行了介绍。

沟通会后,恩智浦微控制器业务线全球资深产品经理曾劲涛就两款产品进行了进一步的交流。

全新Cortex M33内核,集成AI协处理器

恩智浦微控制器业务线全球资深产品经理曾劲涛首先介绍了产品信息,LPC5500使用40nm闪存技术,可选配单/双核100MHz Cortex M33 MCU,提供最多640KB闪存和320KB SRAM,集成DC-DC转换器,功率预算低于同类产品,最高达到90 CoreMarks/mA,面向大量不同的工业和物联网边缘应用。此外,恩智浦的自动可编程逻辑单元用于分担并执行用户定义任务,从而增强实时并行性能。

i.MX RT600跨界处理器使用28nm FD-SOI(全耗尽绝缘硅)工艺制造,集成300MHz的Cortex M33 MCU和600MHz的Cadence Tensilica HiFi 4 DSP,并提供最多4.5MB共享片上SRAM,可在超低功耗边缘处理应用中实现高效本地音频预处理、沉浸式3D音频播放和支持语音的体验。恩智浦还为DSP提供4个32位MAC、矢量浮点功能单元、256位宽访问数据总线,以及特殊激活函数(例如Sigmoid等传递函数)的DSP扩展,进一步增强机器学习性能。

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恩智浦在这两款产品上选择使用Arm最新的Cortex M33 MCU内核,是Arm v8 M架构的首次全面功能实施方案。与现有的Cortex M3和Cortex M0相比,Cortex M33具有显著的性能和安全平台优势(分别实现了超过15%至65%的改进)。

Cortex M33的主要特性之一是专用协处理器接口,它实现了紧耦合协处理器的高效集成,从而扩展了CPU的处理能力,同时还保持完全的生态系统和工具链兼容性。曾劲涛介绍,恩智浦利用专用协处理器接口连接协处理器,加快了卷积、关联、矩阵运算、传递函数和滤波等机器学习和DSP功能执行速度,与在Cortex M33上执行相比,性能提升达10倍。协处理器还进一步利用常见CMSIS-DSP库调用(API)来简化客户代码移植。

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多层保护机制,确保边缘计算安全

为了保护物联网边缘设备和云至边缘连接的安全,恩智浦将强化的安全子系统和软件集成到安全执行环境(SEE)中,以提升信任、隐私和保密方面的性能标准。在LPC5500微控制器和i.MX RT600跨界处理器中,恩智浦构建了一套通过硬件实现的多层保护机制。这种分层安全方法对于物理保护和运行时保护至关重要,可通过以下方式来保护嵌入式系统:

基于硬件的不可变“信任根”的安全引导

基于证书的安全调试身份验证

加密的片上固件存储,提供实时的无延迟解密

这些功能与Arm v8 M TrustZone和内存保护单元(MPU)的Arm Cortex M33增强功能相结合,利用基于硬件的存储器映射隔离来实现基于特权的资源和数据访问,从而实现物理保护和运行时保护。

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据了解,安全引导过程利用设备唯一密钥,创建不可变的硬件“信任根”。这些密钥现在能够由基于SRAM的物理防克隆技术(PUF)在本地按需生成,该技术利用SRAM位单元固有的自然变异特性。这样就可实现最终用户与原始设备制造商(OEM)之间的封闭式事务处理,从而杜绝在可能不安全的环境中进行第三方密钥处理。另外,密钥也可通过基于Fuse的传统方法来注入。

而恩智浦的安全执行环境通过对SRAM PUF的创新利用,生成设备唯一的密钥,从而改进了边缘至边缘、云至边缘通信的对称和非对称加密。通过可信计算组织(TCG)制定的设备识别构成引擎(DICE)安全标准,公钥基础设施(PKI)或非对称加密的安全性得以增强。SRAM PUF根据DICE的要求,确保唯一设备密钥(UDS)的保密性。

据了解,新推出的解决方案支持非对称加密加速(RSA中密钥长度为1024至4096位,ECC),还支持最多256位的对称加密和哈希(AES-256和SHA2-256),提供针对mbedTLS优化的库。

据悉,恩智浦已与Dover Microsystems携手合作,在未来的平台中引入Dover的 CoreGuard™技术。CoreGuard是基于硬件的主动式防御安全IP技术,可即时拦截违背预先建立的安全规则的指令,从而让嵌入式处理器自身能够防御软件漏洞和基于网络的攻击。

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